若4位二进制加法计数器正常工作时,由0000状态开始计数,则经过43个输入计数脉冲后,计数器的状态应该是()。
A.0011
B.1011
C.1101
D.1110
A.0011
B.1011
C.1101
D.1110
4位二进制加法计数器设计
实验要求
用原理图输入设计法或Verilog HDL文本输入设计法设计4位二进制加法计数器电路,建立4位二进制加法计数器的实验模式。通过电路仿真和硬件验证,进一步了解4位二进制加法计数器的功能和特性。
设计原理
4位二进制加法计数器的元件符号如图所示,CLK是时钟输入端,上升沿有效;CLRN是复位输入端,低电平有效;Q[3..0]是计数器的状态输出端;COUT是进位输出端。
试用集成4位二进制加法计数器74LS161构成十二进制计数器。
(1)用反馈复位法实现。
(2)用反馈置数法实现。
中规模集成同步4位二进制加法计数器74LS161的功能表如下表所示,要求:
CP | bar{CR}bar{LD} | CTPCTT | D0D1D2D3 | Q0n+1Q1n+1Q2n+1Q3n+1 |
× | 0 × | × × | × × × × | 0 0 0 0 |
↑ | 1 0 | × × | d0d1d2d3 | d0d1d2d3 |
× | 1 1 | 0 × | × × × × | 保 持 |
× | 1 1 | × 0 | × × × × | 保 持 |
↑ | 1 1 | 1 1 | × × × × | 4位二进制加法计数器 进位输出:CO=CTTQ3Q2Q1Q0 |
由16×4位ROM和4位二进制加法计数器74LS161组成的脉冲分配电路如图7-13所示,ROM输入和输出关系如表7-4所示。试画出在CLK信号作用下D3、D2、D1、D0的波形。
表7-4 R0M输入和输出关系 | |||||||
地址输入 | 数据输出 | ||||||
A3 | A2 | A1 | A0 | D3 | D2 | D1 | D0 |
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 | 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 | 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 | 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 | 1 0 0 0 0 1 1 1 1 1 0 0 0 0 0 0 | 1 0 0 1 1 0 0 0 1 1 0 0 0 1 1 0 | 1 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 | 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 |
图P5.18是由二进制优先权编码器CT74LS147(真值表参见表P5.18)和同步十进制加法计数器CT74160组成的可控分频器.试说明当输入控制信号分别为低电平,并假定CP脉冲的频率为f0时,由Z端输出的脉冲的频率是多少?
用PAL16R6设计一个4位二进制计数器,要求:
(1)具有并行置数功能。并行数据输入为P0,P1,P2,P3,控制信号为。当时并行置数;当时计数。
(2)具有加/减计数功能。控制信号为,当且时为加计数;当且时为减计数。
(3)具有并行输出Q0,Q1,Q2,Q3。
(4)具有进位输出C和借位输出B。