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[主观题]
图3.12（a)是某时序电路的状态转换图,设电路的初始状态为01,当序列X=100110（自左至右输入)时,
图3.12(a)是某时序电路的状态转换图,设电路的初始状态为01,当序列X=100110(自左至右输入)时,求该电路输出Z的序列.
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图5.21表示一个时序状态机的状态转换图.该状态机有四个状态,在时钟作用下,状态
机在四个状态之间轮流转换.状态机的状态由A、B两个寄存器(触发器)定义:当A=0,B=1时,输出信号Y=0;其余A、B组合情况下,输出Y均为1.
用ISP器件设计该时序状态机,写出VHDL源文件.
